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FPGA设计高级培训班
课程简介 您将在这个为期 4天的FPGA培训班课程中熟练掌握fpga设计相关开发工具的使用;掌握Verilog HDL语言的高级编码能力及针对FPGA器件的代码优化,能够进行复杂逻辑的RTL设计;充分理解时序分析理论及低功耗设计理论;掌握FPGA常用IP模块的使用,及IP模块在工程开发中的应用。
培训时间 2017年08月26日(北京 武汉 西安同时开课)
培训时长 四天
必备条件 熟练掌握Verilog HDL
课程费用 3000元,个人2800元
获得技能 1、掌握Verilog HDL的高级编码知识
2、掌握FPGA系统设计的几大原则法
3、掌握并能灵活运用FPGA操作的几大技巧
4、掌握常用IP模块的使用
课程大纲 第一阶段
Verilog HDL高级编码;
Modelsim、Debussy仿真工具及Synplify pro综合工具的使用技巧;
建立HDL设计与电路实体间的对应关系;
Verilog HDL实现复杂逻辑设计及构建testbench的方法及技巧;
针对FPGA器件的代码优化方案;
第二阶段
FPGA设计原则(面积与速度平衡互换原则、硬件可实现原则、同步设计原则等;
FPGA的四种操作技巧(乒乓操作、串并转换、流水线操作及数据同步等;
第三阶段
时序理论基本模型;
时序理论基本参数;
如何解决时序中的问题:关键路径的处理;
跨时钟域的处理:异步电路同步化;
亚稳态的出现及解决方法;
利用QuarutsII提供的时序分析工具进行系统时序分析;
时序分析中不同参数设置情况下时序约束结果的异同比较;
第四阶段
单/双口RAM、DPRAM工作时序及其使用;
FIFO工作时序及其使用;
ROM工作时序及其使用;
锁相环及串行收发器工作原理及其使用;
对比手工编写代码与利用IP快速进行设计的异同;
第五阶段
常系数复杂FIR滤波器的设计;
使用基于IP核的设计方法和流程,针对速度、面积、和功耗的优化;
使用EDA工具针对各个综合阶段的设计技巧,分析和验证设计实例,综合各种设计手段、分析方法、优化和验证方法;
基本实验 I2C的设计与测试
RSIC-CPU的设计与测试
LDPC编码器设计
M序列设计
高级加密标准AES设计
PS2键鼠接口设计与实现
异步fifo的设计与实现
◆培训证书
  • 培训合格学员可获工业和信息化部《国家信息技术应用技能FPGA开发工程师认证证书》(认证费500元)

  • >>单击查看证书样本

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